Abstracto
Cuando se trata de la capacidad de los circuitos integrados del sistema de gestión de baterías (BMS IC) para resistir interferencias electromagnéticas (EMI), debemos hablar sobre el diseño del cableado de la placa de circuito impreso (PCB) y los componentes externos (EC), que desempeñan funciones clave. . No olvide que la impedancia del propio BMS IC también es un gran problema. De hecho, esta impedancia sufrirá cambios significativos debido a la función de equilibrio de la batería del BMS IC. Específicamente, la mayoría de los circuitos integrados BMS del mercado integran la función de equilibrio pasivo de la batería, lo que reduce en gran medida la impedancia presentada por los circuitos integrados BMS. El propósito de nuestro estudio es comprender el impacto de diferentes métodos de equilibrio pasivo de baterías en el nivel inmunológico de los circuitos integrados de BMS. Luego, también propusimos una nueva arquitectura BMS IC que no solo reduce la cantidad de componentes externos, sino que también maximiza el impacto del equilibrio pasivo de la batería en la inmunidad del IC, es decir, el nivel de inyección en las pruebas de inyección directa de energía (DPI). De esta manera, incluso en entornos ruidosos, el IC puede mantener mediciones de alto voltaje de alta precisión.
1. Introducción
Las baterías de iones de litio (Li Ion) y los sistemas de gestión de baterías (BMS) se han estudiado ampliamente con el objetivo de allanar el camino para la nueva generación de vehículos eléctricos (EV) y vehículos eléctricos híbridos (HEV). Por ejemplo, un aspecto importante del desarrollo es caracterizar la interferencia electromagnética conducida (EMI) del variador inversor, que es una de las fuentes de ruido que puede causar interferencia al BMS IC. En esta ruta de ruido, los cables, el enrutamiento de PCB y los componentes externos (EC) tienen un impacto significativo en la inmunidad del BMS IC. Los EC en los que nos centramos aquí son los condensadores de alto voltaje para automóviles que se utilizan para prevenir descargas electrostáticas (ESD). Como se muestra en trabajos anteriores, la configuración más barata para estos EC son las conexiones diferenciales entre baterías. Sin embargo, esto dará como resultado un aumento en el nivel de inyección debido a la introducción de resonancia dentro del rango de frecuencia de inyección directa de potencia (DPI) ([150 kHz; 1 GHz]), que es causada por la red en escalera CL construida.
En este caso, el equilibrio pasivo de la batería conectará la resistencia de equilibrio de la batería y algunos componentes parásitos en paralelo con el condensador ESD cuando se active, lo que puede cambiar el nivel de atenuación de estas resonancias. Este estudio considera dos métodos de equilibrio de baterías. El primer método consiste en excluir la batería que el BMS IC está midiendo actualmente, cortocircuitar todas las baterías que puedan sufrir un cortocircuito y luego extraer el nivel de inyección de la batería medida durante el DPI para evaluar el impacto de este método en la inmunidad del IC. Además, este estudio comparó dos arquitecturas utilizando este primer método de equilibrio, siendo la principal diferencia la cantidad de baterías que se pueden equilibrar simultáneamente. El segundo método de equilibrio consiste en cortocircuitar la misma batería que actualmente mide el IC en una arquitectura especialmente propuesta. Además, debido a la nueva ubicación de las resistencias de equilibrio, la arquitectura propuesta convierte el condensador ESD en un filtro, lo que permite que el equilibrio reduzca significativamente la impedancia vista en el lado BMS, reduciendo así el nivel de inyección. Además, para evaluar el efecto de la inductancia parásita, también se evaluó el impacto del equilibrio de la batería a diferentes distancias entre los condensadores ESD y los circuitos integrados.
Finalmente, la estructura de este artículo es la siguiente: en primer lugar, se presenta el modelado del entorno BMS IC; En segundo lugar, utilizando el primer método de equilibrio de batería, compare el impacto del equilibrio en el nivel de inyección entre dos arquitecturas de IC BMS durante DPI; En tercer lugar, presente la arquitectura propuesta y evalúe su impacto en el equilibrio del nivel de inyección durante DPI utilizando el segundo método de equilibrio.
2. Modelado del entorno de circuitos integrados BMS
Función BMS y prueba de DPI:The main purpose of BMS is to ensure the optimal and safe operation of batteries in harsh electromagnetic interference (EMI) environments. Some of the main functions of BMS IC include precise measurement of battery voltage and passive battery balancing to prevent battery degradation and achieve optimal power extraction from the battery pack. To characterize the ability of ICs to perform these tasks in harsh EMI environments, direct power injection (DPI) testing was conducted by coupling 30dBm power in common mode (CM) to all IC inputs connected to the battery.
Configuración de prueba DPI y componentes relacionados:La Figura 1 muestra la configuración de DPI utilizada en este estudio, utilizando un producto BMS IC que puede monitorear hasta 18 baterías. Esta configuración introduce supercondensadores para construir paquetes de baterías con voltajes superiores a 80 V utilizando baterías de 12 V y estabilizar la impedancia en el lado del paquete de baterías. En la Figura 1, se puede ver que los métodos de modelado actuales se centran en elementos como el paquete de baterías y cables de 30 cm a cada lado de la PCB, supercondensadores, conectores, cableado de PCB en la placa del supercondensador y la placa IC BMS, componentes externos (EC ) en la placa BMS IC y la impedancia presentada por el propio BMS.
Modelado del entorno BMS IC:En la Figura 2, la entrada del CI del BMS está modelada por el capacitor C {L} (30 pF) que representa el interruptor de equilibrio pasivo interno de la batería, con una resistencia de encendido Ron=0.25 Ω. El condensador C {d} (47 nF) utilizado para fines de ESD es el EC en cuestión y adopta la configuración más económica. El modelo también incluye la resistencia parásita y la inductancia de C {d} (la resistencia parásita R {d} toma valores en frecuencias de 100 MHz y superiores), al tiempo que considera el comportamiento parásito del condensador inyectado C {i} (330 pF). Debido a la presencia de valores relativamente altos de capacitancia C {d}, no se ha considerado el efecto de capacitancia del enrutamiento de cables y PCB. La batería se modela utilizando una fuente de voltaje ideal porque la batería y los cables están en cortocircuito mediante supercondensadores. Todos los parámetros de las 18 baterías en la Figura 2 son similares, ignorando el desajuste en la distancia entre cada batería y el pin IC. Este modelo es efectivo en el rango de [150kHz, 200MHz].
Situación relacionada con el pin y la arquitectura del IC:En la Arquitectura 1, hay un pin C {Bx} que se usa para medir el voltaje de la batería y el equilibrio pasivo de la batería, así como un pin C {Tx} que se usa solo para medir el voltaje de redundancia de la batería. La medición a través del pin C {Tx} se realiza mediante un convertidor analógico a digital de tiempo discreto (DT ADC), por lo que se requiere un filtro antialiasing (AAF, es decir R {f} y C {f}); La medición a través del pin C {Bx} se realiza mediante un convertidor analógico a digital (CT ADC) de tiempo continuo sin necesidad de AAF. La siguiente sección presentará la Arquitectura 2 y el primer método de equilibrio utilizado en este estudio para mejorar la inmunidad de BMS IC. También comparará la atenuación del nivel de inyección aportada por el primer método de equilibrio pasivo de la batería entre la Arquitectura 1 y la Arquitectura 2. Además, este estudio supone que la activación del equilibrio de la batería dura varios cientos de microsegundos, lo que es suficiente para medir el voltaje de la batería interesada. , y por lo tanto no tendrá un impacto significativo en el estado de carga de la batería en equilibrio.
3. Diferencias en la arquitectura BMS IC, problemas de resonancia y el impacto del primer método de equilibrio
Diferencias arquitectónicas y fenómenos de resonancia:La disposición de los pines de los circuitos integrados BMS, la cantidad y el tipo de convertidores analógicos a digitales (ADC) utilizados y otros aspectos arquitectónicos afectan directamente a los componentes externos. En la Arquitectura 1 (Figura 2), a excepción de C_{B0} y C_{B19}, cada pin C_{Bx} es compartido por dos baterías. Debido a la necesidad de configurar R_ {b} en cada traza de PCB que conduce al pin C{{10}}{Bx} en las pruebas de DPI para limitar la conversión del modo común (CM) En el modo diferencial (DM), las baterías adyacentes no se pueden equilibrar simultáneamente y las baterías pares e impares deben equilibrarse en diferentes períodos. La Arquitectura 2 (Figura 3) tiene un pin C {Bx \ _ H} adicional que puede equilibrar baterías adyacentes simultáneamente, pero aumentará el tamaño del chip, el número de pines y los componentes externos (R {b}). La red trapezoidal CL compuesta por L_ {T} (L_ {u}+L_ {0}+L_ {a}) y C_d} generará múltiples resonancias, que tienen frecuencias relativamente bajas (por debajo de 10 MHz). En aplicaciones prácticas, el cable que conecta BMS IC y la batería puede alcanzar los 2 metros, lo que reducirá la frecuencia de resonancia y aumentará el factor de calidad. Aunque R_ {T} (R_ {u}+R_ {0}+R_ {a}) puede atenuar la resonancia hasta cierto punto, el efecto es insuficiente.
El primer método de equilibrio y su impacto en el nivel de inyección:El primer método de equilibrio considerado en este estudio es extraer el voltaje pico a pico de la primera batería (C_{L1}) en una simulación de DPI mientras se equilibran otras baterías. Para la arquitectura 1, solo se equilibran las baterías impares (excluyendo la batería 1), ya que equilibrar las baterías pares (comenzando por la batería 2) alteraría la corriente continua (CC) de la batería 1, lo que no está en línea con los escenarios de medición reales. Para la arquitectura 2, todas las baterías excepto la 1 se pueden equilibrar. Evalúe realizando simulaciones transitorias en el entorno especiado (proporcionando suficiente estabilidad de período a la señal, extrayendo el voltaje promedio de pico a pico de un período específico y tomando suficientes puntos en el rango de [150 kHz; 200 MHz]). Los resultados mostraron que la ecualización pasiva de la batería reducía la amplitud de resonancia como se esperaba en bajas frecuencias, pero aumentaba el nivel de inyección en altas frecuencias (aproximadamente 150 MHz). La Arquitectura 2 tiene un mayor impacto en el nivel de inyección debido al equilibrio de la batería en bajas frecuencias, ya que puede equilibrar más baterías simultáneamente e introducir más amortiguación; En altas frecuencias, su nivel de inyección inherente es inferior al de la arquitectura 1, y tras activar el balance de batería, sólo se produce una ligera mejora en altas frecuencias. Además, existe un equilibrio entre el valor de la resistencia de equilibrio de la batería $R_ {b} $y el nivel de inyección. Reducir R_ {b} mejorará la atenuación de la resonancia de baja frecuencia pero debilitará la atenuación de la resonancia de alta frecuencia, mientras que aumentar R_ {b} tendrá el efecto contrario.
4. Análisis del Método del Segundo Equilibrio y Propuesta de una Nueva Arquitectura
Analizar escenarios ideales y estrategias de mejora:Para evaluar el impacto del equilibrio de la batería en la resonancia de baja frecuencia, analice un escenario ideal y simplificado (similar a la arquitectura 1 pero simplificado). En frecuencias inferiores a 5 MHz, los supercondensadores pueden considerarse cortocircuitos debido a su alto valor de capacitancia (10 F) y a que los parámetros parásitos (resistencia en serie equivalente ESR, inductancia en serie equivalente ESL) son bajos en este rango; Al considerar la resonancia de baja frecuencia, se puede ignorar C {L}; Es conveniente para el análisis adoptar una red trapezoidal simple sin carga externa. Para la impedancia total en este escenario (Fórmula 1), la frecuencia de resonancia se calculó utilizando una expresión específica (Fórmula 2). Se encontró que bajo los parámetros dados, el discriminante de la Fórmula 2 es negativo, con dos raíces imaginarias, y la parte real refleja la atenuación de la resonancia (estado pseudoperiódico, Fórmula 3). Para el escenario de implementación simplificado del equilibrio de la batería en la Figura 7b, se calculó el polinomio de resonancia (Fórmula 4). Se descubrió que reducir la resistencia R tanto como sea posible puede hacer que expresiones más discriminativas del índice de resonancia sean positivas, atenuando significativamente la frecuencia de resonancia, pero algunas resonancias todavía se encuentran en un estado pseudoperiódico. El factor de atenuación (Fórmula 5) indica que si R es lo suficientemente bajo, el equilibrio de la batería puede afectar significativamente el nivel de inyección. Aunque aumentar la resistencia puede mejorar R_ {T}, no es factible para las arquitecturas 1 y 2 porque reducirá la precisión de la medición del pin C_ {Tx} durante el equilibrio de la batería.
Proponer una nueva arquitectura y evaluación de desempeño:Proponer una nueva arquitectura en la que la medición del pin C {Tx} utilice un convertidor analógico a digital de tiempo continuo (CT ADC) sin necesidad de filtros antialiasing (AAF, es decir R {f} y C {f}) , la medición del pin C {Bx} utiliza un convertidor analógico a digital de tiempo discreto (DT ADC), y la resistencia de equilibrio R {b} se mueve antes del condensador ESD C {d}, ahorrando componentes y mejorando la baja resonancia de frecuencia atenuación. Para evitar errores de medición durante el equilibrio de la batería, la medición de C {Tx} se realiza antes de R {b}. El segundo método de equilibrio equilibra la batería que se está midiendo (como la celda x, Figura 8) para reducir el nivel de inyección del pin C {Tx}. La nueva arquitectura maximiza el impacto del equilibrio de la batería en el nivel de inyección de DPI colocando R {b} antes de C {d} y acercando C {d} al IC. Los resultados de la simulación muestran que la nueva arquitectura tiene un nivel de inyección inherente más bajo que la arquitectura anterior cuando el equilibrio de la batería no está activado (Figura 5), y se puede obtener una atenuación significativa cuando C {d} se coloca a una distancia razonable del IC ( 0.5cm o 1cm) (Figura 9). Sin embargo, existe una compensación en el rendimiento de ESD en la nueva arquitectura. En las arquitecturas 1 y 2, cuando ocurre un evento de ESD, C {d} proporciona una ruta a tierra de baja impedancia para el pin, mientras que en la nueva arquitectura, R {b} plantea un riesgo de alto voltaje para el pin C {Tx}. Por lo tanto, R {b} debe elegir un valor apropiado o colocar un dispositivo de sujeción interno en C {Tx} para aliviar el problema. El trabajo futuro se centrará en mejorar el rendimiento ESD de la nueva arquitectura.
5. Resumen
Este estudio propone un modelo de circuito integrado de sistema de gestión de batería (BMS IC) para una simulación práctica de inyección directa de energía (DPI), propone el primer método de equilibrio de batería para reducir el nivel de inyección durante DPI y compara el rendimiento de dos arquitecturas bajo este método. Estableciendo un modelo de análisis simple, explorando el impacto del equilibrio de la batería en el nivel de atenuación de la resonancia de baja frecuencia y determinando estrategias para reducir el acoplamiento del ruido importante de baja frecuencia. Proponer una nueva arquitectura que reduzca la cantidad de componentes externos y los niveles de inyección, haciendo que el equilibrio de la batería sea más importante para la inmunidad de los circuitos integrados.
La nueva arquitectura tiene ventajas y desventajas relacionadas con el rendimiento de las descargas electrostáticas (ESD). El trabajo futuro se centrará en evaluar el rendimiento ESD de la nueva arquitectura y explorar posibles medidas de mejora sin aumentar excesivamente el número de componentes externos, con el fin de optimizar el rendimiento general de la nueva arquitectura, aplicarla mejor a sistemas prácticos de gestión de baterías y mejorar la el rendimiento del sistema en compatibilidad electromagnética, garantiza el funcionamiento estable del sistema de gestión de baterías en entornos electromagnéticos complejos y equilibra el costo y el rendimiento.